- 軟件大小:2529.28M
- 軟件語言:中文
- 軟件類型:國產(chǎn)軟件
- 軟件類別:免費軟件 / 其他行業(yè)
- 更新時間:2021-08-05 08:58
- 運行環(huán)境:WinAll
- 軟件等級:
- 軟件廠商:
- 官方網(wǎng)站:暫無
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synplify非常便捷調(diào)試綜合性的工具,豐富的語言支持,自動化的軟件編譯降低了成本功耗,自動化的識別ram讓你的操作可以更加的便利,有需要的用戶就來下載吧!
synplify pro PC版是由世界領(lǐng)先的軟件和IP設(shè)計,驗證和制造電子元件和系統(tǒng)的使用的Synopsys公司推出的綜合工具,能夠提供用戶一個高品質(zhì),高性能和易于使用的FPGA實現(xiàn)和調(diào)試環(huán)境,采用FPGA工具套件能夠增益設(shè)計師快速進入超結(jié)果為復(fù)雜的FPGA,面積優(yōu)化成本和降低功耗,自動化軟錯誤緩解,分層設(shè)計能力和多FPGA廠商的支持。不僅僅如此,synplify還涵蓋了可編輯洛期間的綜合,驗證,調(diào)試,物理綜合及原型驗證等領(lǐng)域。
相比較于傳統(tǒng)的綜合工具,synplify要快上5~10倍,軟件上的所有產(chǎn)品都支持業(yè)界標準設(shè)計語言(VHDL和Verilog)并且能夠應(yīng)用于最多的通用操作系統(tǒng)之上,而且synplify在通訊、半導(dǎo)體、航空/航天、計算機等諸多領(lǐng)域都有著廣泛的應(yīng)用。
為復(fù)雜可編程邏輯設(shè)計提供了優(yōu)秀的HDL綜合解決方案;
包含了BEST算法對設(shè)計進行整體優(yōu)化;
自動對關(guān)鍵路徑做Retiming,可以提高性能高達25%;
支持VHDL和Verilog的混合設(shè)計輸入,并支持網(wǎng)表*.edn文件的輸入;
synplify增強了對System Verilog的支持;
Pipeline功能提高了乘法器和ROM的性能;
有限狀態(tài)機優(yōu)化器可以自動找到最優(yōu)的編碼方法;
在timing報告和RTL視圖及RTL源代碼之間進行交互索引;
自動識別RAM,避免了繁復(fù)的RAM例化。
腳本和TCL對流自動化和可定制的合成、調(diào)試和報告的支持
利用Achronix、Altera、格,Microsemi的FPGA優(yōu)化面積和時序結(jié)果,Xilinx
允許并行和/或地理分布設(shè)計開發(fā)的分層團隊設(shè)計流程
綜合語言支持包括Verilog,VHDL,SystemVerilog,vhdl-2008和混合語言設(shè)計
有限狀態(tài)機的自動提取與優(yōu)化的FSM編譯器和狀態(tài)機資源管理器
Graphical state machine viewer to automatically create bubble diagrams for debugging and documenting FSMs
自動存儲器和DSP推理提供了一種具有最佳面積、功率和時序質(zhì)量的設(shè)計的自動實現(xiàn)。
增量靜態(tài)時序分析允許及時的異常約束更新到結(jié)果,而無需重新合成。
交互式圖形分析和調(diào)試工具,用于設(shè)計診斷、問題隔離、功能和性能分析。
提取碼:ks2j
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